2.2 内存映射 I/O、寄存器与 volatile

1. 内存映射 I/O 与外设寄存器

在计算机体系结构中，“寄存器”这一术语通常指代两种截然不同的硬件实体。第一类是中央处理器（CPU）内核内部的高速存储单元，例如 Cortex-M 内核中的通用寄存器 R0～R12、栈指针 SP、链接寄存器 LR 以及程序计数器 PC。这些核心寄存器由编译器在生成机器码时统一调度，用于保存运算过程中的临时操作数与调用上下文，C 语言源代码无法直接对其寻址。

微控制器底层开发中所探讨的“操作寄存器”，主要指第二类——片上外设控制与状态寄存器。诸如 GPIO 控制器、通用定时器、串行通信接口等硬件模块，其内部都集成了专门的配置锁存器、输入采样缓冲以及状态指示器。为了让 CPU 能够像访问普通内存一样便捷地控制这些外设，现代微控制器普遍采用了内存映射 I/O（Memory-Mapped I/O, MMIO）机制。

在 32 位的 ARM Cortex-M 体系中，整个系统共享一个平坦的 4 GB 线性物理地址空间。芯片设计团队在外设总线（AHB、APB1、APB2）上为各个硬件模块分配了固定不重叠的物理基地址。例如在 STM32F103 芯片上：

• 片内外设区统一起始于 0x40000000；
• 挂接在 APB2 总线上的 GPIO 端口 A 基地址位于 0x40010800；
• 该端口的数据输出寄存器（GPIOA_ODR）相对基地址的内部偏移量为 0x0C。

由此可得，GPIOA_ODR 的物理绝对地址即为 0x4001080C。CPU 对该地址发起的 LDR（加载）与 STR（存储）汇编指令，会被片上总线矩阵路由到特定的 GPIO 硬件逻辑电路上，从而直接读取或改变物理引脚的电平状态。每一个寄存器的物理绝对地址、各比特位的控制功能以及系统复位时的初始默认值，均在芯片的技术参考手册（Reference Manual，如 STM32F103 对应的 RM0008）中有着详尽的定义。

2. volatile 限定符与硬件访问语义

利用 C 语言指针可以直接操作上述物理地址，例如将某个地址强制转换为指针并解引用：

*(uint32_t *)0x4001080Cu = 0x00000020u;

然而，这段看似符合逻辑的代码在实际编译时隐藏着致命的缺陷。现代优化编译器（如 GCC、Clang）是围绕纯粹的内存抽象模型设计的：编译器假定常规内存对象的内容在两次写操作之间是静态稳定的，不会自行发生突变；如果程序连续向同一个内存地址写入两次不同的数据，编译器会认定前一次写入是多余的无效操作（Dead Store），并在开启优化（如 -O2）时将其直接剔除；同理，若在一个循环中反复读取某个未被循环体修改的内存地址，编译器会将该值预先读取并缓存在 CPU 核心的通用寄存器中，避免重复发起耗时的总线访问。

硬件外设寄存器的物理属性恰恰打破了编译器的这一假设：

1. 硬件副作用与自主变化：外设状态寄存器（如串口接收完成标志 RXNE、定时器溢出标志 UIF）的内容完全由片上硬件电路自主驱动。外部引脚一旦收到电平跳变，硬件逻辑就会立即将寄存器的特定比特位置 1。若编译器把该寄存器的初始状态缓存在 CPU 核心寄存器中，后续的查询循环将永远陷入死等，无法感知外部物理世界的真实变化。
2. 写操作的时序有效性：向外设数据寄存器写入数据时，每一次写操作都对应着一次总线传输事件。例如向串口发送数据寄存器连续写入 'A' 和 'B'，硬件需要产生两次独立的发送周期。若编译器实施死写消除优化并丢弃第一次写入，外设通信逻辑就会彻底失真。

为了向编译器准确传达硬件寄存器的这一特殊性质，C 语言标准提供了 volatile 类型限定符。声明为 volatile 的对象，明确告知编译器：

• 该对象所映射的物理存储单元可能具有外部可见的副作用，或者会在程序执行流程之外被底层硬件、中断服务程序或并发总线主控所更改；
• 任何针对该对象的读操作或写操作，都必须严格在汇编层面生成实际的总线访问指令，既不可被合并省略，也不得从循环内部提升到外部；
• 多个 volatile 访问之间的相对执行次序必须得到严格保留，编译器不得擅自对其乱序重排。

因此，访问外设寄存器的标准 C 语言指针写法必须显式携带 volatile 限定：

#define GPIOA_ODR (*(volatile uint32_t *)0x4001080Cu)

3. C 语言结构体对寄存器组的建模

在工程实践中，若对芯片内的成百上千个寄存器逐一通过绝对地址宏进行手动定义，不仅代码冗长难维护，而且极易出现手工计算偏移错误。由于外设内部的各功能寄存器在地址空间中通常是按 4 字节（32 位）对齐、紧密且连续排布的，业内通行的最佳实践是利用 C 语言的结构体（struct）来映射硬件寄存器组。

ARM 官方制定的 CMSIS（Cortex Microcontroller Software Interface Standard）规范正是采用了这一设计模式：

typedef struct {
    volatile uint32_t CRL;   /* 端口配置低寄存器，偏移 0x00 */
    volatile uint32_t CRH;   /* 端口配置高寄存器，偏移 0x04 */
    volatile uint32_t IDR;   /* 输入数据寄存器，  偏移 0x08 */
    volatile uint32_t ODR;   /* 输出数据寄存器，  偏移 0x0C */
    volatile uint32_t BSRR;  /* 置位/复位寄存器，  偏移 0x10 */
    volatile uint32_t BRR;   /* 复位寄存器，      偏移 0x14 */
    volatile uint32_t LCKR;  /* 配置锁定寄存器，  偏移 0x18 */
} GPIO_TypeDef;

#define GPIOA ((GPIO_TypeDef *)0x40010800u)

通过将外设基地址强制转换为结构体指针，访问具体寄存器即可简化为直观的指针成员访问表达式（如 GPIOA->ODR）。在底层汇编生成时，编译器会利用 ARM 指令集特有的基址寻址加立即数偏移指令（如 LDR R0, [R1, #12]），既精简了代码尺寸，又提升了寻址效率。

需要强调的是，结构体内部每个成员的声明必须严格携带 volatile 限定符。若仅将外设基地址指针声明为指向普通类型的 volatile 指针（如 GPIO_TypeDef * volatile），则受修饰的仅仅是指针本身的存储值，而解引用后的结构体成员依然属于非 volatile 对象，编译器在访问成员时依然可能实施寄存器缓存与死写消除。

4. 并发访问、读-改-写与原子操作

外设寄存器通常由多个独立的位段（Bit-fields）组成。例如在 GPIO 的输出数据寄存器 ODR 中，16 个物理引脚的状态分别映射至低 16 位的不同比特。当程序需要改变特定某一个引脚的输出电平而不影响同端口上的其他引脚时，最容易想到的方式是采用软件“读-改-写”（Read-Modify-Write, RMW）模式：

GPIOC->ODR |= (1u << 5);  /* 将 PC5 置为高电平 */

在 Cortex-M 架构的机器指令层面，上述单行 C 语句必须拆分为三个离散的执行步骤：

1. 读（Read）：通过 LDR 指令将 GPIOC->ODR 的当前物理状态载入 CPU 内部寄存器；
2. 改（Modify）：通过 ORR 指令在 CPU 内部对目标比特位进行或运算，置位第 5 位；
3. 写（Write）：通过 STR 指令将更新后的完整数值写回 GPIOC->ODR 的物理地址。

在多任务操作系统或存在中断嵌套的裸机环境中，这一三步过程并非不可分割的原子操作。设想如下竞态场景：当主循环刚完成第 1 步读取、正准备计算新值时，外部突发中断到来，CPU 立即挂起主程序并转入中断服务程序（ISR）；若 ISR 同样对该端口的其他引脚进行了修改（例如通过读-改-写将 PC3 置 1 并成功写回）；当中断处理完毕返回主程序后，主循环恢复执行第 2 步与第 3 步，将其之前保存的陈旧数据写回寄存器。结果，ISR 刚刚对 PC3 的置位修改被主循环无情地彻底覆盖，造成极其隐蔽且难以复现的突发性故障。

为了从硬件根源上彻底化解此类多通道并发竞争，微控制器设计通常会引入写 1 置位 / 写 1 复位（Write-1-to-Set / Write-1-to-Clear）专用原子寄存器：

• BSRR（Bit Set/Reset Register）：STM32 的 GPIO 控制器提供了位设置/清除寄存器。向其低 16 位的指定位写入 1，硬件电路会在单个时钟周期内将对应引脚置为高电平；向指定位写入 0 则硬件完全忽略，不产生任何副作用。这意味着软件无需先读取旧电平，仅需一条独立的单周期写指令（STR），即可原子化地精确更改目标引脚：

  GPIOC->BSRR = (1u << 5);  /* 原子置位 PC5，完全免除读-改-写竞态 */

• 全局中断屏蔽临界区：对于某些未提供专用原子置位硬件的外设寄存器，若主流程与中断服务程序必须共享访问，软件层面的标准防御手段是在执行读-改-写的前后开启临界区保护，通过 __disable_irq() 临时屏蔽中断，待写回完成后再通过 __enable_irq() 恢复中断响应，确保读、改、写三步操作不会被异步上下文强行截断。

5. 习题

#60215

⚡1⏳2

下面五个寄存器都在 RM0008 里有明确的位置。按「外设基地址 + 寄存器偏移」算出绝对地址，并写出对应的一行 C 代码（用强制转换的 volatile 指针，不要用设备头文件）：

寄存器	基地址	偏移
GPIOC_ODR	0x4001 1000	0x0C
GPIOB_CRL	0x4001 0C00	0x00
USART1_SR	0x4001 3800	0x00
RCC_APB2ENR	0x4002 1000	0x18
FLASH_ACR	0x4002 2000	0x00

(1) 填出五个绝对地址。

(2) 写出把 PC13 对应的 ODR 位置 1、且不影响同端口其他引脚的两种写法：一种是读-改-写，一种是用 BSRR（偏移 0x10，低 16 位写 1 置位）。比较两者在「同一端口还有别的引脚被中断修改」时的表现。

(3) 算出 GPIOC_ODR 中第 13 位的清零掩码与置位掩码，写成十六进制。

(4) 这些寄存器全在 0x4000_0000 起的同一段地址里，CPU 访问它们用的指令与访问 SRAM 有什么不同？为什么说「内存映射」这四个字就是字面意思。

#60216

⚡2⏳3

volatile 的作用在汇编层面看得最清楚。下面两个版本只差一个限定符：

/* nv.c */
#include <stdint.h>
#define SR (*(uint32_t *)0x40013800u)

int wait_txe(void) {
    while ((SR & (1u << 7)) == 0) {
    }
    return 0;
}

/* v.c */
#include <stdint.h>
#define SR (*(volatile uint32_t *)0x40013800u)

int wait_txe(void) {
    while ((SR & (1u << 7)) == 0) {
    }
    return 0;
}

(1) 用 arm-none-eabi-gcc -std=c11 -mcpu=cortex-m3 -mthumb -O2 -S 分别生成汇编，把 wait_txe 的函数体贴出来。说明不带 volatile 的版本为什么在第一次读到标志未置位后就再也读不到寄存器了。

(2) 再试一次「连续两次写同一个地址」：

void send_ab(void) {
    *(uint32_t *)0x40013804u = 'A';
    *(uint32_t *)0x40013804u = 'B';
}

对比加不加 volatile 生成的指令条数，说明如果目标是串口数据寄存器，丢掉的那次写会造成什么后果。

(3) 把 (1) 里的等待改成带超时的形式：最多循环 100000 次，超时返回 -1。用 volatile 的版本写出函数，并说明计数对象本身要不要加 volatile。

(4) volatile 能不能保证 SR 的读取是原子的？结合 Cortex-M3 对 32 位对齐访问的处理回答。

#60217

⚡3⏳3

设备头文件用结构体描述一组寄存器。自己写一份最小的 GPIO 结构体，不包含 ST 的头文件：

typedef struct {
    volatile uint32_t CRL;
    volatile uint32_t CRH;
    volatile uint32_t IDR;
    volatile uint32_t ODR;
    volatile uint32_t BSRR;
    volatile uint32_t BRR;
    volatile uint32_t LCKR;
} gpio_regs_t;

#define GPIOA ((gpio_regs_t *)0x40010800u)

(1) 用 C11 的 _Static_assert 与 offsetof 检查七个成员的偏移：CRL 0x00、CRH 0x04、IDR 0x08、ODR 0x0C、BSRR 0x10、BRR 0x14、LCKR 0x18；再加一条 sizeof(gpio_regs_t) == 0x1C。编译一次确认全部成立。

(2) 写两个函数，一个用 GPIOA->ODR |= 1u << 5;，一个用 *(volatile uint32_t *)0x4001080Cu |= 1u << 5;。用 arm-none-eabi-gcc -O2 -S 编译并比较两者的指令序列，说明结构体成员访问最终变成了哪几条指令。

(3) 把 IDR 与 ODR 两个成员的位置写反，重新编译。贴出 _Static_assert 的报错信息，解释编译器为什么能发现，以及如果只写了 sizeof 那一条检查、能不能发现。

(4) 如果把 volatile 从结构体成员上去掉、只保留在指针上（#define GPIOA ((gpio_regs_t * volatile)0x40010800u)），编译能否通过？写一个 while ((GPIOA->IDR & 1u) == 0) {} 的等待循环，看反汇编里那条 ldr 在不在循环内，说明限定符加在指针上与加在成员上的区别。

#60218

⚡4⏳4

主循环与中断同时修改 GPIOC->ODR 时，读-改-写会丢位。下面是一个能在主机上复现的模型：

#include <stdint.h>
#include <stdio.h>

static uint32_t g_odr;

static void isr_sets_bit3(void) { g_odr |= 1u << 3; }

int main(void) {
    uint32_t tmp = g_odr;
    isr_sets_bit3();   /* 模拟中断恰好发生在读与写之间 */
    tmp |= 1u << 5;
    g_odr = tmp;
    printf("ODR = 0x%08X, bit3 %s\n", g_odr,
           (g_odr & (1u << 3)) != 0 ? "kept" : "lost");
    return 0;
}

(1) 编译运行，写出输出，并画出「主循环读、中断写、主循环写」三个时刻的时间线，标出 bit 3 在哪一步被覆盖。

(2) 换成「写 1 置位」的寄存器模型：C 代码写 g_odr |= (1u << 5);，但硬件语义是「只有写 1 的位被置位，写 0 的位不变」。在主机上把 g_odr 换成一个结构体，用 write_w1s(uint32_t value) 模拟这一行为，让同样的时序不再丢 bit 3，输出 kept。

(3) 如果没有这种寄存器，另一个办法是在读-改-写外面关中断。写出用 CMSIS 的 __disable_irq() / __enable_irq() 包住的版本（这两个函数在 2.5 节讲，这里直接调用即可；也可以写成 __asm volatile ("cpsid i")），说明它保护的范围应该从哪里到哪里，为什么不能只包住写的那一句。

(4) 三种做法（W1S 寄存器、关中断、先把要写的值攒起来再一次性写）各适合什么场合？给出你在「主循环与中断都要改同一个端口」时的选择与理由。